千项数据达成！DDR3内存深度对比测试

    在测试内存频率、内存时序、内存带宽以及应用程序和游戏性能的表现之前，我们还是来简要的介绍下内存的性能与规格表现，对于熟知的内存频率我们就不再这里赘述了，毕竟更高的内存频率可以获得更高的理论数据带宽。

    那么影响内存的性能的就剩下了内存时序，当然主板以及CPU也会对内存的性能发挥产生一定的影响。内存在与CPU建立通讯和数据传输时，为了保证数据传输的配对需要一个响应时序，根据JEDEC（Joint Electron Device Engineering Council，固态技术协会）的DDR3内存规范，影响这个响应时序的参数包括CL、tRCD、tRP、tRAS四个参数，它们的响应时间都是以整数周期来计算的。当然影响上述四个参数，其余的tRC、tRFC、tRRD、tWR等参数也会影响到内存性能发挥。

    ● tCL（CAS Latency Control）

    tCL是内存读写操作前列地址控制器的潜伏时间，也就是说CAS控制器从接受一个指令到执行指令之间的时间，很显然tCL周期数越短，那么对于传输前的时间效率利用率更高，不过这会引发一个问题就是会加大数据的丢失的几率，所以tCL并不允许工作在超低的时序下。

    ● tRCD（RAS to CAS Delay）

    tRCD代表行寻址到列寻址的延迟时间，当然也是数值越小越好。对内存进行读、写或刷新操作时，需要在这两种脉冲信号之间插入延迟时钟周期。在 JEDEC规范中，它是排在第二的参数，降低此延时，可以提高系统性能。如果该值设置太低，同样会导致系统不稳定。

    ● tRP（Row Precharge Timing）

    tRP代表内存行地址控制器预充电时间，同样预充电时间越短，内存性能越好，tRP用来设定在另一行能被激活之前，RAS需要的充电时间。tRP参数设置太长会导致所有的行激活延迟过长，较短的时钟周期可以更快地激活下一行。然而想要把tRP设置在较低的时钟周期对于大多数内存都有很高的要求，并且会造成行激活之前的数据丢失，内存控制器不能顺利地完成读写操作。

    ● tRAS（Min RAS Active Timing）

    tRAS代表内存行有效至预充电的最短周期，如果tRAS的周期太长，系统会因为无谓的等待而降低性能。降低tRAS周期会导致已被激活的行地址会更早的进入非激活状态。而tRAS的周期太短，则可能因缺乏足够的时间而无法完成数据的突发传输，这样会引发丢失数据或损坏数据。DDR3内存tRAS时序一般在：24-33个周期左右。